개요
본 영상은 인텔의 차세대 첨단 패키징 기술인 EMIB-T의 수율 개선 현황과 이를 통한 시장 경쟁력을 분석합니다. 현재 TSMC의 CoWoS 공정 병목 현상으로 인해 발생하는 AI 칩 패키징 주문 과부하 상황에서, 인텔이 대안으로서 어떤 기술적 우위와 제조 과제를 안고 있는지 다룹니다. 특히 칩과 기판 간의 연결 기술이 향후 AI 가속기 공급망의 핵심 쟁점이 될 것임을 시사합니다.
종합 결론
투자자는 인텔의 기술적 설계 능력보다 '제조 수율의 안정적 확보'와 '기판 업체와의 협업'에 초점을 맞춰야 합니다. 인텔이 TSMC의 대안이 되기 위해서는 단순히 기술적 구현을 넘어, 고객사가 요구하는 대규모 물량을 안정적인 수율로 공급할 수 있음을 증명해야 합니다. 특히 브릿지를 기판에 매립하는 방식은 제조 난도가 매우 높으므로, 이 과정에서 발생하는 불량률 관리가 향후 수익성과 직결될 것입니다.
결론적으로, 향후 관전 포인트는 인텔의 EMIB-T 수율이 목표치인 50%를 넘어 안정적인 양산 궤도에 진입하는지, 그리고 미국 내 생산 거점을 활용한 물류 이점이 실제 고객사(엔비디아 등)의 주문으로 이어지는지 여부입니다. 만약 인텔이 기판 제조 난제를 극ля하고 수율을 확보한다면, TSMC에 집중된 AI 칩 패키징 공급망의 강력한 제2 대안으로 부상할 수 있습니다.
핵심 포인트
- [0:09] 인텔의 EMIB 기판 수율이 2분기 20~25%에서 최근 45%로 크게 개선되었으며, 9월 말 50% 달성을 목표로 하고 있습니다. [0:17]
- [0:21] TSMC의 CoWoS 공정에 집중된 AI 패키징 주문을 분산할 수 있는 대안으로 인텔의 EMIB-T 기술이 주목받고 있습니다. [0:25]
- [0:43] 엔비디아 블랙웰과 같은 AI 가속기는 연산 칩과 HBM 사이의 초고속 데이터 전송을 위해 정밀한 패키징 기술이 필수적입니다. [0:50]
- [1:10] TSMC의 CoWoS 생산 능력은 2024년 3만 장대에서 2025년 7만 장, 올해 말 목표는 13만 장 이상으로 급격히 확장 중입니다. [1:16]
- [1:46] 칩 크기가 커질수록 웨이퍼 한 장당 생산 가능한 칩 개수가 줄어드는 문제가 있으며, 이는 패키징 제조 부담과 직결됩니다. [2:00]
- [2:34] 인텔의 EMIB 방식은 칩 사이 연결을 위한 작은 실리콘 브릿지를 기판 내부에 직접 매립하여 별도의 인터포저 제작 단계를 줄이는 구조입니다. [3:02]
- [3:35] EMIB-T는 브릿지에 실리콘 관통 전극(TSV)을 추가하여 전력 공급 경로를 확보하고 전압 흔들림을 줄이는 기술입니다. [3:40]
- [4:16] 브릿지를 기판에 통합하는 과정에서 미세 배선 정렬, 높이 정밀도, 열변형 관리 등 매우 높은 제조 난도가 요구됩니다. [4:25]
- [5:06] 수율 개선은 단순히 합격품을 늘리는 것을 넘어, 고가의 GPU/HBM 손실을 방지하고 공급 가능한 물량을 확보하는 핵심 요소입니다. [5:38]
- [6:30] 이비덴, 신코, 삼성전기 등 기판 제조사의 정밀 제조 능력이 인텔의 패키징 양산 성공 여부를 결정짓는 변수입니다. [6:32]
- [7:34] 인텔은 미국 내 생산 기반(뉴멕시코 등)을 활용해 TSMC의 대만 중심 물류 구조 대비 '미국 내 완제품 생산'이라는 강점을 가질 수 있습니다. [7:48]
- [8:33] TSMC CEO는 패키징 부족이 고객 성장을 저해하므로, 타사의 대안(인텔 등)이 생기는 것을 오히려 환영한다는 입장을 보였습니다. [8:35]
언급 종목
- 인텔: EMIB-T 수율 개선을 통해 TSMC의 대안으로서 AI 패키징 시장 진입 시도
- TSMC: 현재 AI 패키징 시장 주도주이며, CoWoS 생산 능력 확대를 통해 시장 점유 유지 중
- 이비덴 / 신코 / 삼성전기: 인텔의 브릿지 매립형 기판 제조 난도와 관련하여 주목받는 기판 업체들